介紹半導體檢測中的破壞性檢測方法
在常規半導體檢測中☁·✘，有時還採用破壞性的方法（如測PN接面深度✘₪✘•、鍵合強度等）☁·✘，較多的則屬非破壞性測試₪•↟。但是即使採用非破壞性的檢測方法☁·✘，一般也不在半導體器件和積體電路的半成品或在製品上進行直接測量₪•↟。
其原因是☁▩：（1）避免由於工藝檢測引進損傷和沾汙；（2）從半導體器件和積體電路的現成結構上一般難以直接進行所需的工藝
半導體檢測專案₪•↟。特別是當積體電路的整合密度增加✘₪✘•、圖形更加精細時☁·✘，更難從測量積體電路晶片直接判斷工藝中存在的問題₪•↟。
因此☁·✘，需要採用專門的測試樣片進行測試₪•↟。這些測試樣片有的用於檢驗單項工藝步驟☁·✘，有的則要經受幾步連續工藝甚至完成全部工序之後才能進行測試檢驗₪•↟。除了根據需要採用專門的測試樣片之外☁·✘，在用於加工正式產品的晶片內部☁·✘，也在晶片圖形之間以適當佈局穿插一些包含各種測試結構的測試晶片☁·✘，或在每個正式晶片的邊角位置配置少量測試結構₪•↟。
這些半導體檢測的測試結構都是和正式晶片一起經歷著完全相同的工藝步驟₪•↟。從這些測試結構的測量中☁·✘，可以較為可靠地瞭解到在同一晶片上所有晶片工藝控制的基本情況₪•↟。
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